| ●Output Clocksタブのclk_out1を11.2896にする。FPGA内部のPLLで125MHzから11.2896MHzが生成されます。 |
| ●Warningが出るかもしれませんがOKをクリック。このような画面が出るのでGlobalに設定し、Generateを押します。 |
| ●Generationが成功したら、SoucesのIP SourcesのInstantiation templateからclk_wiz_0.veoをダブルクリック。 |
| ●zybo_filter.vの最後にペーストします。 |
| ●(clk_out1) -> (CLK), (reset) -> (btn1), (clk_in1) -> (sysclk)
と変更します。 |
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