 Fir16b20bモジュールは以下のような構成です。入力データは16ビット、係数は20ビットとしました。データはFSCLKの周期（サンプリングクロック、97.7kHz）でRAMに書き込まれ、MCLKの周期（マスタークロック、50MHz）で読み出されます。係数（4種類、外部ポートで切り替え）はROMに格納されており、MCLKの周期で読み出されます。 VHDLソースコードは付属CD-ROMのQ2Project\pro4fpga\FirSmpにあります。
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| FIRフィルタの回路図 |
Fir16b20bモジュールは以下のような構成です。入力データは16ビット、係数は20ビットとしました。データはFSCLKの周期（サンプリングクロック、97.7kHz）でRAMに書き込まれ、MCLKの周期（マスタークロック、50MHz）で読み出されます。係数（4種類、外部ポートで切り替え）はROMに格納されており、MCLKの周期で読み出されます。VHDLソースコードは付属CD-ROMのQ2Project\pro4fpga\FirSmpにあります。
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