| ●Project ManagerのHierarchyタブのDesign Sourcesからzybo_filter.vをダブルクリックして開く。CLKのコメントに11.2896MHz
= 44.1kHz * 256と書かれています。 |
| ●ZYBOにはこの周波数（11.2896MHz）のクロックはありません。したがってFPGA内部で生成します。CLKをsysclkとします(CLKはコメントアウト）。 |
| ●またSlaveAssertはシミュレーション用なのでコメントアウトします（その直前のコンマもとります）。input,
outputの宣言の部分もCLK, SlaveAssertはコメントアウトし、sysclkを追加します。 |
| ●メニューのWindow -> IP Catalogを選択。 |
| ●IP Catalogで"clocking"でサーチしてClocking Wizardをダブルクリック。 |
| ●Clocking OptionsタブのInput Clock -> Primaryを125とする。これはZYBOに125MHzのクロックが供給されているからです。 |
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