論理シミュレーション
●Project ManagerのHierarchyタブのDesign Sourcesを右クリックしてAdd Sources。
●Add or Create Design Sourcesを選択してNext。
●Add Filesをクリック。
●
これ
をダウンロード、解凍し（myhdlフォルダ）、プロジェクトのディレクトリにコピーします（
VHDL
版は
これ
）
●myhdl\
design
フォルダにあるVerilogファイルをすべてAddします。
●Finishをクリック。
次のページへ
目次へ戻る
