●積和演算回路 　次に「積和演算回路」を考えます。図6-34にそのブロックの回路図とタイムチャートを示します。 　X_RD_DATAは画像ROMから読み出された画素データ、W1Dataはフィルタ係数です。それらは10nsごとに乗算されます。 　乗算器での遅延の伝播を断ち切るためにDF/Fでラッチし、mulout_dlyとなり加算器に入力されます。加算のもう一方は、その出力をDF/Fでラッチしてフィードバックしたaddout_dlyです。これにより累積を行うことが出来ます。 　加算器の出力をCO9=2のタイミング(addout_dly_clr=1)でラッチすれば9画素と9係数の積和演算結果MATMULOUTが得られます。 　　図6-34　積和演算回路の回路図とタイムチャート ●乗算結果が累積されるようす 　図6-34(b)は積和演算回路のタイムチャートです。 　X_RD_DATAとW1Dataとの乗算結果がmulout、それをラッチしてmulout_dlyになります。 　mulout_dlyは加算器に入力されます。加算結果addoutが徐々に大きくなっており、累積されていることが分かります。 　addout_dly_clrはCO9=2のタイミングでHになります。この信号を図6-34(a)の最後尾２つのDF/Fのクリアとイネーブルに使用します。 次のページへ 目次へ戻る