コラム122　SDCファイルでタイミング･コンストレイン 　タイミング･コンストレインによってQuartusに入力クロックの周期などを伝えます。この作業を怠ると回路を追加するたびに（＊１）動作が不安定になる場合があります。 （＊１）例えばSignalTapロジックアナライザを追加するなど。 　下図のようにQuartusからTools -> Timing Analyzerを選択。 　Timing Analyzer画面が現れます。 　下図のようにCreate Timingをダブルクリック。 　その後Create Clockを選択。 　Create Clock画面が現れます。 　下図のようにTargetsからName Finderを開く。 　FilterにCLK50Mと書いてListボタンをクリック。 　CLK50Mをダブルクリックして右に移す。 　OKで閉じる。 　このクロック（DE1-SoCに搭載）は50MHzなので下図のように設定します。 　下図のようにUpdate Timing Netlistをダブルクリックします。 　その後Constraints -> Write SDC Fileを選択。 　次に下図のようにConstraints -> Read SDC Fileをクリック。 　conv_hw.out.sdcを選択して開きます。 次のページへ 目次へ戻る