| 下図のようにTasks枠のReports -> Diagnostic -> Report unconstraint
pathをダブルクリック。 |
下図のようにReport枠のUnconstrained paths -> Clock status summaryをダブルクリック。
CLK50MがConstrainedになっているのを確認。（＊２）
（＊２）Unconstrainedの信号に関してはここ。 |
| Timing Analyzerを終了します。「SDCをWriteしますか？」と聞かれるのでYes。 |
Quartusに戻り、Assignment -> Settingsを選択します。
下図のようにFile nameからconv_hw.out.sdcを選択してAddします。 |
その後コンパイルし、FPGAに書き込みます。書き込んだ回路は「入力クロックが50MHzである」ことを前提に配置配線されています。以上のようにタイミング･コンストレインはQuartusに入力クロック周波数などのタイミング制約を伝える作業です（＊３）。
（＊３）たいていの場合タイミング・コンストレインは入力クロックのみ行えば事足りる。 |
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