DE1-SoCボードに搭載のクロックは50MHzなのでPLLで2倍にします。Tools -> IP Catalogを選択。 　IP Catalogから下図のようにPLL Intel FPGA IPを選択してダブルクリック。 　名前をmypllとしてVHDLを選択してOK。 　下図のような画面が現れるので、Reference Clock Frequencyを50MHｚとします。Actual Frequencyがその2倍の100MHzであることを確認。 　下図のような画面が現れるのでYesをクリック。 　conv_hwディレクトリにconv_hw.QSFというファイルがあるのでメモ帳などで開き、下図のようにピンアサインを追加します。 　下図のようにStart Compilationをクリックします。論理合成には数十分かかります。 　下図のようにFull Compilation was successful. と出たら成功です（多少のワーニングは出ます）。 次のページへ 目次へ戻る