コラム123　Signal Tapロジックアナライザで内部信号確認 　QuartusのTools -> Signal Tap Logic Analyzerを選択します。 　Signal ConfigurationでClockを設定します。 　下図のようにNode Finderを開き、Design Entry(all names)を選択。 　Look inでjudge_instを選択、隣のinclude subentitiesのチェックを外す。 　Listボタンを押すと信号名が現れるのでCLKをダブルクリックして右側に移す。 　OKをクリックして閉じる。 　下図のようにSample depthを1kとする（これを大きくすると長期間信号を観測できる）。 　左側の枠内をダブルクリックするとNode Finderが現れる。 　Design Entry(all names)を選択。 　Look inでjudge_instを選択。 　Listボタンを押すと信号名が現れるのでGATE, START, AINをダブルクリックして右側に移す。 　OKをクリックして閉じる。 　Run Analysysアイコンをクリックすると「コンパイルしますか？」と聞かれるのでYes。 　下図のような画面が現れるのでYesをクリック。自動的にコンパイルが始まります。 　コンパイルが終わったらここにあるようにFPGAに書き込み、SignalTapに戻って下図のようにSTART信号のTrigger Conditionを１にします。その後Run Analysisアイコンをクリック。 　下図のように内部信号が現れるので確認します。 目次へ戻る