 sp_fir_psモジュール（システム全体）は下図のような構成です。リセット時にRegsetRomが選択され、Si3000のレジスタが設定されます。その後はフィルタ出力（Fir16bitsの出力）が選択されます。 Fir16bitsモジュールは以下のような構成です。入力データは16ビット、係数は20ビットとしました。データはFSCLKの周期（サンプリングクロック、12kHz）でRAMに書き込まれ、MCLKの周期（マスタークロック、48MHz）で読み出されます。係数（4種類、外部スイッチで切り替え）はROMに格納されており、MCLKの周期で読み出されます。 VHDLソースコードはISEプロジェクトに含まれています。FIRフィルタの係数は「DSPLinks」で得られたものです。
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