13-02　SDCファイルでタイミング･コンストレイン 　タイミング･コンストレインによってQuartusに入力クロックの周期などを伝えます。この作業を怠ると回路を追加するたびに（＊１）動作が不安定になる場合があります。 （＊１）CNN推論回路のように大きな回路を追加するなど（ここ参照）。 　Quartusプロジェクトを開き、下図のようにTools -> Timing Analyzerを選択。 　Timing Analyzer画面が現れます。 　下図のようにTask枠からCreate Timing Netlistをダブルクリック。 　その後メニューのConstraintsからCreate Clockを選択。 　Create Clock画面が現れます。 　下図のようにTargetsからName Finderを開く。 　FilterにCLKと書いてListボタンをクリック。 　CLKをダブルクリックして右に移す。 　OKで閉じる。 　このクロック（DE1-SoCに搭載）は50MHzなので下図のように設定します。 　入力クロックはもう一つ（PCLK、CMOSカメラから）あります。もう一度Create ClockからTargets -> Name FinderでPCLKを選択し、下図のように設定します（25MHz）。 　下図のようにTasks枠のUpdate Timing Netlistをダブルクリックします。 　その後Constraints -> Write SDC Fileを選択。SDC file nameをVideoProc.out.sdcとしてセーブ。 　次に下図のようにConstraints -> Read SDC Fileをクリック。 　VideoProc.out.sdcを選択して開きます。 次のページへ 目次へ戻る