8-04　vgg-5, 6, 7層目のVHDL化（続き） ●6層目は出力256chで32並列 　図8‐69にvgg-6層目のタイミングのイメージを示します。 　6層目の入力は256chになります（出力は前層と同じ256ch）。入力は逐次処理、出力は64並列とします。 　すなわち1つの乗算器で出力を4ch計算することになり、そうすれば図8‐69の左にあるようにoutCh0,1,2,3の1ラインが6.912msで計算でき、1画面が518.4msで計算できます。 図8-69　vgg-6層目のタイミングのイメージ ●4ch×64並列なので出力256ch 　図8‐69の上段はoutCh0,1,2,3を計算するようすです。これら出力4chは1個の乗算器で「逐次的に」計算されます。したがって1画素の計算にかかる期間は90ns x 256 x 4 = 92.16usになります。1ライン75画素なので92.16us x 75 = 6.912msで1ラインの計算、1画面75ラインなので6.912ms x 75 = 518.4msで1画面の計算が終わります。 　１つの乗算器で4chぶん計算するため、outCh0の1画素、outCh1の1画素、outCh2の1画素、outCh3の1画素をそれぞれ別のタイミング（23040nsおき）にラッチして取り出し、更にもう一度ラッチしてタイミングを揃えます（図8‐69の右の方にある「outCh 0,0 to 3,0」）。 　乗算器（ビットシフト型）が64個並列で4chづつ計算するので出力は256chになります（入力も256ch）。画素数は入力と一緒で75×75です。 ●5層目の出力が6層目の入力になる 　5層目のシミュレーション結果relu.outの名前を変えてlay6.inとし、それが6層目の入力になります。図8‐70のようにRAM_X1_0〜3（入力バッファ、4ラインぶん）にlay6.inの内容が書き込まれます。 　conv_layer6は入力バッファからの画像を処理してRAM_X2_0〜3（出力バッファ、4ラインぶん）に書き込みます。1ライン75画素なのでアドレスは128、出力256chなのでデータ幅は5bit x 256 = 1280bitになります。 図8-70　6層目のブロック図 次のページへ 目次へ戻る