8-05 vgg-8, 9, 10層目のVHDL化（続き）
●ラインの周期は倍になるがライン数が半分になる
9層目の出力はここに示すように184.32us x 75 = 13.824msで1ラインぶんの演算が終わります（休み期間も含めて）。図8‐97を見るとLay2NextWrSel（10層目の入力ラインバッファの切り替え信号）が13.824msで切り替わっています。
10層目の出力にはプーリングがあるので、その倍の27.648msで1ライン出力されます。図8‐97を見るとReluWrSel（出力ラインバッファの切り替え信号）が27.648msで切り替わっています。
プーリングにより19ラインになるので1画面の処理は27.648ms x 37.5 / 2 =
518.4msとなり、結局前層と同じになります。 |
図8‐97 出力1ライン計算に27.648ms
●relu.outに出力が書かれている
10層目も出力はテキストファイルに落とされます。図8‐98はrelu.outの最後の部分、19×19画素なので1画面で361行、また出力は512チャネルなのでビット幅は
5bit x 512 = 2560bit になります。これをVBAで512個のCSVファイルに分割してPythonの結果と比較します。 |
図8-98 relu.outに10層目の結果が書かれる
●バッチファイルでまとめて比較する
CSVファイルが512個もあるので、前層までと同様にバッチファイルによって比較し、全てのチャネルがピタリ一致することを確認します。 |
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