 ISEプロジェクト（クリックでダウンロードできます）CPLD/FPGA開発ツールISEISEとはザイリンクス社のCPLD/FPGA開発ツールです。ザイリンクス社WebサイトからWebPACKが無料で配布されています。 ISEのインストールザイリンクス社Webサイト参照のこと。 ISEを立ち上げる上記ISEプロジェクトをダウンロード・解凍し、適当なディレクトリにコピーした後、Iir4Types.iseをダブルクリックするとISEが立ち上がります。 ISEでコンパイルザイリンクス社Webサイト参照のこと。 ISEでプログラミングザイリンクス社Webサイト参照のこと。 使用率に関する主なメッセージ下記はISEでコンパイルした後に現れるメッセージの一部です。 Number of occupied Slices ; 1155 / 2448 ( 47 % ) ; Number of Slice Flip Flops ; 1125 / 4896 ( 22 % ) ; スライス（＊）は約半分、フリップ･フロップ（F/F）は約4分の1使用しています。現状はBiquadが12個ですが、30個以上に増やしても入りそうです。 （＊）スライスとは、プログラム可能な論理回路と複数のF/Fからなる回路ブロック。 CPLDの数十倍の容量EPM240T100C5（CPLD）ではBiquad（2次IIR）1個でほぼ満杯でした。上記の結果から推測するに、「同じ図体（ダイサイズ）ならFPGAはCPLDの数十倍の容量がある」と言っても良いでしょう。 乗算器は全部使用した下記は乗算器に関するメッセージです。 Number of MULT18X18SIOs ; 12 / 12 ( 100 % ) ; このFPGAには18x18ビットの乗算器が12個用意されています。Biquadは全部で12個あり、それぞれに乗算器1個が割り当てられているので、乗算器の使用率は100％になります。これ以上Biquadを増やすには、乗算器を複数のBiquadで共有するなどの工夫が必要になります。 I/Oピンは41個使用下記は入出力に関するメッセージです。 Number of bonded IOBs ; 41 / 66 ( 62 % ) ; 入力データ8個、出力データ8x4=32個、マスタークロック1個なので、合計41ピン使用しています。残りは25ピンです。 速度は92MHz下記はStatic Timing Reportの一部です。 Minimum period: 10.800ns (Maximum frequency: 92.593MHz) レポートによるとMCLKは92.593MHzまで動作します。マスタークロックは50MHzなので、まだたっぷり余裕があります。
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