9-04　extras-7, 8層目のVHDL化 ●extras-7層目はカーネルが1x1になる 　extras-6層目の出力はextras-7層目に入力されます。図9-47は7層目のタイミングのイメージを示します。 　extras-7層目の入力は256ch、出力は128chになります。この層はカーネルが1x1になります。この層では1つの乗算器で出力を128ch、1並列（1個の乗算器）で計算が間に合います。 図9-47　extras-7層目のタイミングのイメージ ●128ch×1並列で出力128ch 　図9-47の上段はoutCh0,1,2,...127を計算するようすです。これら出力128chは1個の乗算器で「逐次的に」計算されます。したがって1画素の計算にかかる期間は10ns x 256 x 128 = 327.68usになります。 　1ライン3画素なので 327.68us x 3 =.0.98304msで1ライン計算しますが、同図右にあるように「休み期間」が109ms程度あるので計110.592msで1ライン、1画面3ラインなので110.592 * 3 = 331.776msで1画面の計算が終わります。 ●extras-6層目の出力がextras-7層目の入力になる 　extras-6層目のシミュレーション結果relu.outの名前を変えてex7.inとし、それがextras-7層目の入力になります。図9-48のようにRAM_X1_0〜1（入力バッファ、2ラインぶん、カーネルが1x1なので）にex7.inの内容が書き込まれます。 　conv_ex7は入力バッファからの画像を処理してRAM_X2_0〜3（出力バッファ、4ラインぶん、次層はカーネルが3x3なので）に書き込みます。1ライン3画素なのでアドレスは4、出力128chなのでデータ幅は8bit x 128 = 1024bitになります（extras層は1画素8ビット）。 図9-48　extras-7層目のブロック図 次のページへ 目次へ戻る