8-06 vgg-11, 12, 13層目のVHDL化（続き）
●プーリングがあるが画素数は変わらない
12層目の出力はここに示すように27.648msで1ラインぶんの演算が終わります（休み期間も含めて）。図8‐112を見るとRAM_X2_WR_N_0,
1, 2, 3が27.648msで切り替わっています。
図8‐118は13層目のReluWrSel（出力ラインバッファの切り替え信号）ですが、12層目と同じように27.648msで切り替わっています。前のページで述べたようにこの層はプーリングがあるにもかかわらず画素数は19x19のままです。したがってタイミングも前層と同じになります。
|
図8‐119 1ライン計算に27.648ms
●relu.outに出力が書かれている
13層目も出力はテキストファイルに落とされます。図8‐120はrelu.outの最後の部分、19×19画素なので1画面で361行、また出力は512チャネルなのでビット幅は
5bit x 512 = 2560bit になります。これをVBAで512個のCSVファイルに分割してPythonの結果と比較します。 |
図8-120 relu.outに13層目の結果が書かれる
●バッチファイルでまとめて比較する
CSVファイルが512個もあるので、前層までと同様にバッチファイルによって比較し、全てのチャネルがピタリ一致することを確認します。 |
最初のページへ
目次へ戻る |