VHDL記述と論理シミュレーション

VHDLで記述したら必ず論理シミュレーションを行いましょう。また、シミュレーション結果と前回のC言語の結果とを比較します。 (1) FFTとテストベンチのVHDL記述 FFTのVHDL記述（RTL、コーヒーブレーク１）。 テストベンチからFFT本体に信号を入力する。 (2) VHDLシミュレーションの実行 テストベンチと一緒にコンパイルしてRUN。 サイクル数はわずか10,300(コーヒーブレーク２）。 (3) FFTの結果をテキストファイルに落とす FFT終了時のRAMにスペクトルがある。 ModelSimのListウインドウを使う。 (4) シミュレーション結果をC言語と比較する 再びFftFixed（VC++プロジェクト）を実行。 シミュレーション結果ファイルをコピーして比較。 Back	�@RTLとはRegister Transfer Levelの略で、同期回路の記述法。F/F（フリップフロップ)がクロック同期で動作し、各F/Fの間に組み合わせロジックが存在する。Gate Levelよりも抽象度が高く、Behavior Levelよりも抽象度は低い。VHDLで回路を記述する場合、現状はほぼRTLである。
	�A1024ポイントのFFTにおける複素乗算の数は(1024/2)log2(1024) = 5120回です。このFFT回路では複素乗算1回あたり2サイクルかかるため、5120×2 = 10,240、プラスαで10,300サイクルとなっています。
	●FPGAやHDLについて勉強したい方はこの本！

Top Page